A Intel defendeu as ferramentas de chips de alto-NA EUV, mas os custos e outras limitações podem atrasar a adoção em todo o setor: relatório
A Intel fez avanços significativos na implementação da litografia de alto-NA EUV, instalando duas máquinas de lito-NA com alto nível, desenvolvendo retículos personalizados, bem como correção de proximidade óptica totalmente nova e processando 30.000 bolachas. No entanto, os grandes obstáculos permanecem: os US $ 380 milhões – US $ 400 milhões em custo da ferramenta e necessidade potencial de revisar a cadeia de suprimentos da Fotomask limita a viabilidade econômica da tecnologia. Além disso, uma única exposição de alto-NA EUV custa 2,5 vezes mais do que uma única exposição de baixo-NA EUV, o que levanta mais questões sobre a viabilidade econômica nos próximos anos, relatórios Semiânica.
Economia intrigante
O Twinscan EXE da ASML: 5000 pesa 150 toneladas e custa cerca de US $ 380 milhões-US $ 400 milhões, o dobro do de seus antecessores NXE de baixo-NA Twinscan. Na conferência SPIE, no início deste ano, a IBM apresentou dados de simulação comparando diferentes abordagens ao padrão. Ele mostrou que a substituição de três ou quatro máscaras-NA por uma exposição alta-NA pode gerar economia de custos. Por exemplo, a IBM estimou que um fluxo de padronização dupla auto-alinhada de quatro massas é de 1,7 a 2,1 vezes mais caro que uma única exposição alta-NA. Mas quando apenas dois passes baixos-NA são substituídos, o alto-NA se torna mais caro em 2,5 vezes, o que significa que o alto-NA é apenas econômico quando pode eliminar três ou mais exposições.
Isso não significa que o setor não precisará de ferramentas altas-NA. Isso significa que o setor terá benefícios tangíveis do uso da litografia de alto-NA EUV quando precisar de padronização tripla ou quadruplicada com scanners de baixo-NA EUV, o que dependerá de tecnologias de processo que a indústria adota e a agressividade do escala de processo no futuro.
Segundo a Intel, isso pode acontecer mais cedo ou mais tarde. A Companhia mostrou resultados de imagem, fez comparações econômicas e discutiu alternativas de padronização e a prontidão do ecossistema, pintando uma imagem detalhada de onde fica o High-NA EUV em 2025 na Conferência de Litografia Spie Advanced no início deste ano.
Os resultados da imagem incluíram as principais camadas do dispositivo, como níveis de metal e contato. No caso de camadas metálicas, a Intel usou uma exposição alta-NA para substituir um esquema anterior, exigindo três exposições baixas NA separadas e cerca de 30 etapas totais de processo. Essa simplificação pode reduzir o custo e a defeito para estruturas de interconexão complexas. Nos orifícios de contato, o rendimento dos testes iniciais de alta NA correspondeu aos fluxos estabelecidos com vários padrões, apesar das máscaras iniciais serem versões de teste em estágio inicial. Esses resultados sugerem que a litografia de alto-NA é tecnicamente viável para algumas das camadas mais desafiadoras nos próximos nós.
Espera-se que a própria Intel implemente seletivamente a litografia de alto-NA EUV para algumas camadas dentro da tecnologia de processo Intel 14A (classe 1,4nm), embora a prontidão do ecossistema possa afetar os planos da empresa. Para a Intel, a boa notícia é que está no comando desse desenvolvimento do ecossistema e, portanto, terá um líder sobre rivais.
Desenvolvimento paralelo
Ao adquirir e instalar duas ferramentas de litografia ASML Twinscan: 5000 antes dos concorrentes, a Intel está à frente do setor na coleta de dados do processo e provando a viabilidade para a fabricação de alto volume. A Intel fez tudo o que pôde para obter seus scanners de alto-NA EUV o mais cedo possível. Ele recebeu a primeira máquina Twinscan Exe: 5000 há mais de um ano e pulou a qualificação típica da ferramenta de fábrica da ASML, que inclui a montagem da ferramenta em uma instalação ASML – optando por montagem e startup em seu próprio D1D Fab perto de Hillsboro, Oregon. Essa decisão inicial deu à Intel uma vantagem para validar o sistema e a prontidão do processo de construção. Para apoiar seus esforços de desenvolvimento, a Intel expôs mais de 30.000 bolachas em ambas as ferramentas de alto-NA, tornando-o o usuário mais experiente dessa nova plataforma.
Mas conseguir um novo scanner e montá -lo são apenas alguns dos desafios associados a fazê -lo funcionar corretamente. Além disso, a Intel precisava desenvolver a própria tecnologia de processo, máscaras de fotomas, resistir e técnicas de aprimoramento de software de correção de proximidade óptica (OPC). Normalmente, como todas essas coisas são co-dependentes, elas são desenvolvidas em série. No entanto, a Intel adotou uma estratégia de desenvolvimento paralela para atender à linha do tempo apertada para o nó 14A (1,4nm-Class), que deve estar pronto para a produção em 2026. A empresa compartilhou detalhes como conseguiu fazê-lo na conferência de litografia Spie deste ano.
A Intel começou a desenvolver o OPC bem antes de ter sua ferramenta EUV alta em execução. A Companhia usou simulações e exposições nas ferramentas EUV convencionais para extrapolar e ajustar modelos de ajuste destinados a alto-NA EUV. Essa estratégia ignorou o atraso usual na preparação da máscara e permitiu a operação imediata da linha piloto depois que os scanners de alto-NA foram subidos. Os resultados excederam as expectativas: a energia da fonte atingiu 110% do alvo (um primeiro para um scanner ASML no lançamento) e o alinhamento de sobreposição medido a 0,6 nm, o que é comparável (ainda não tão preciso) para amadurecer sistemas de baixo-NA.
Até agora, a Intel já fez avanços significativos no desenvolvimento de fotômicas prontas para a produção, resistiram, OCP e outros elementos do fluxo de produção de alto-NA EUV. No entanto, parece que os obstáculos associados à adoção de ferramentas EUV de alto-NA pela indústria não são apenas desafios de engenharia, mas também obstáculos econômicos associados ao desenvolvimento de infraestrutura e cenários de uso.
Ainda não está pronto para o horário nobre
Um dos desafios com a litografia de alto-NA EUV é o campo de exposição duas vezes menor em comparação com a litografia de baixo NA EUV devido à maior abertura numérica da óptica de projeção: 26 mm × 16,5 mm vs. 26 mm × 33 mm.
Este é um grande desafio para chips grandes, como GPUs e CPUs, que geralmente excedem o limite de 13 × 26 mm de uma única exposição alta-NA. Portanto, para padronizar essas matrizes, duas ou mais exposições sobrepostas (campos costurados) devem ser usados (uma alternativa é usar um designs multi-ticklet). Isso introduz a complexidade do alinhamento, os riscos de erros de sobreposição e a perda de rendimento nas regiões costuradas. Além disso, com menos chips ajustados por campo de exposição, são necessários mais passes por wafer, o que reduz a taxa de bolacha por hora e aumenta o custo por bolacha.
O ASML propõe o uso de estágios acelerados (ou seja, acelerar como a wafer se move sob a máscara de fotomas) para compensar o maior número de exposições. No entanto, a Intel propôs há muito tempo usar uma fhotos de 6 × 12 polegadas maiores, em vez de photos de 6 × 6 polegadas padrão da indústria. Uma fotomasca maior resolve o problema de meio campo dobrando a área do retículo, permitindo que ele mantenha duas imagens adjacentes de meio campo lado a lado. Quando usado com a óptica alta-NA configurada adequadamente, isso permite que o sistema exponha um campo completo de 26 mm × 33 mm em um passe de varredura, restaurando o tamanho do campo ao das ferramentas baixas-NA. Obviamente, isso elimina a necessidade de costura e todos os desafios associados a ele.
No entanto, a mudança para máscaras maiores exigiria uma revisão completa da cadeia de suprimentos de máscara, desde a preparação em branco e a escrita de vigas eletrônicas até o manuseio e a integração fabulosa. A ASML reconheceu que estudos internos sobre máscaras maiores estão em andamento, mas não se comprometeram a trazer a capacidade ao mercado. A mudança atrapalharia a estratégia de unificação da plataforma da empresa para ferramentas de baixo NA, High-NA e, eventualmente, hiper-NA e potencialmente reduzirá as vendas de ferramentas de ponta.
No desenvolvimento fotorresistente, resiste ao óxido de metal está ganhando terreno como a opção preferida para o alto-NA, de acordo com a apresentação da Intel no SPIE. Esses materiais fornecem melhor desempenho em termos de resolução, rugosidade da borda de linha e sensibilidade à dose, especialmente importantes, dados os filmes mais finos exigidos pela fina profundidade de foco associada à óptica alta-NA. Os resistentes quimicamente amplificados tradicionais lutam com a resistência da gravação nas espessuras agora necessárias, enquanto as formulações de óxido de metal mantêm durabilidade suficiente durante a transferência de padrões. A maioria dos dados do SPIE 2025 compartilhada para ferramentas de alto-NA utilizadas o óxido de metal resiste em vez de orgânicos herdados, de acordo com a semiânica.
O método de aplicação e desenvolvimento de fotorresístas é outro ponto de preocupação da indústria. Atualmente, a Tokyo Electron domina o processo úmido padrão com revestimento de rotação e desenvolvimento úmido em suas ferramentas de pista. A LAM Research está tentando ganhar participação, promovendo uma abordagem de deposição a seco e desenvolvimento seco, feito em suas ferramentas proprietárias.
Conclusão
Enquanto a Intel planeja adotar o High-NA EUV para seu nó 14A, a própria empresa afirmou que o 14A é possível usando apenas litografia de baixo NA EUV (embora com multiplicação). Dito isto, a ampla implantação pode ser adiada até a geração de 1,0 nm de classe, quando é mais provável que a redução de custos, a maturidade do processo e as atualizações de infraestrutura sejam alinhadas. Por enquanto, os investimentos iniciais da Intel concedem uma vantagem no know-how, dando-lhe uma vantagem estratégica à medida que a tecnologia amadurece.
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